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2009/02/25  22:22    テスト5日目終了
第三の山場を越えた。
これで明日のテスト1つをクリアすれば、
あとは来週テスト返しで再来週から春休みという予定。
今日の山場はできがいまいち、ギリギリでいいから再試は回避したいところ。


というわけで、明日から部活再開します。
3週間の部活無し生活でしたが、まぁそれなりに充実していたのではないでしょうか?
EAGLEもかなりいろいろ作れたのでよかったです。
明日はさっそくALBISとCPLD-JTAGを削ってみたいと思います。
0.5mmピッチに、0.01inchの配線。加工機は果たして削りだしてくれるのか?
いやはや楽しみですね。
削れたら明日辺りには画像が載せられるかと思います。


ロボカップのバージョンBの募集がついに始まりましたね。
明日、部活のミーティングの際に申し込む予定らしいです。
果たして、通過できるのか?まぁなんとかなると信じてます。
ロボカップの回路もちょこちょこと作ってます。
とりあえずIRの基板はできたので、動作チェック待ち状態です。


Xilinxの開発環境であるISEは、テーマによってバグることが分りました。
いろいろなテーマを適用してみましたが、自分好みのテーマはことごとくバグる。
6つ目でやっとバグらないテーマを見つけました。
まさかのウィンドウがでないバグには困ったものですね。
まぁXPスタイルのまま使うことにならずよかったです。
これからは、ISEの使い方を手探りしながら、
あわせてVerilog-HDLも勉強して行こうと思います。
今日時間があったので、図書館で本を探したところ、
Verilog-HDLによる論理合成の基礎という本を見つけました。
うちの学校の図書館は古い書籍ばっかりなのですが、珍しく新しい本でした。
春休みが近いおかげで、4月頭まで借りれたのでラッキーでした。
まだ読んでないですが、なかなか分りやすそうだったので期待してます。
↓が借りた本。
Verilog‐HDLによる論理合成の基礎―合成に向いたコーディングを考える


あと何か書こうと思ったことがあったような気がしましたが、
なんだか忘れてしまったので、また思い出したら書こうと思います。
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